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Title in Portuguese: Um gerador de arquiteturas SoC para execução de redes neurais convolucionais em FPGAs
Author: Maia, Ana Victória Araújo
Advisor(s): Oliveira, Cristiano Bacelar de
Keywords: Rede neural convolucional
Arranjos de lógica programável em campo
Sistemas programáveis em chip
Issue Date: 2020
Citation: MAIA, Ana Victória Araújo. Um gerador de arquiteturas SoC para execução de redes neurais convolucionais em FPGAs. 2020. 44 f. Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação)- Universidade Federal do Ceará, Campus de Quixadá, Quixadá, 2020.
Abstract in Portuguese: Convolutional Neural Networks (CNNs) são bastante utilizadas em diversas aplicações. Atualmente, há um interesse no desenvolvimento e execução dessas redes em sistemas embarcados. Para facilitar esse desenvolvimento para aplicações em sistemas embarcados esse trabalho apresenta um sistema automático para geração de arquiteturas System on Chip para a execução de CNNs em Field Programmable Gate Arrays (FPGAs). Utilizou-se na implementação a técnica de Co-Design para gerar a estrutura de System on Chip, tendo como resultado um sistema composto de subsistemas de software e hardware. No desenvolvimento do subsistema de hardware utilizou-se a técnica de High Level Synthesis (HLS) para gerar um coprocessador em forma de Intellectual Property (IP) específico para a camada de convolução. Essa é a camada responsável por cerca de 63% do tempo total de execução por software da CNN usada como caso de teste. Os resultados mostram que, na arquitetura gerada, a convolução foi executada 15,2 vezes mais rápido que a convolução implementada em software.
Abstract: Convolutional Neural Networks (CNNs) are widely used in several applications. Currently, there is an interest in the development and execution of these networks in embedded systems. To facilitate this development for applications in embedded systems, this work presents an automatic system for the generation of System on Chip architectures for the execution of CNNs in Field Programmable Gate Arrays (FPGAs). It was used in the implementation of a Co-Design technique to generate a System on Chip structure, resulting in a system composed of software and hardware subsystems. In the hardware subsystem development uses a High Level Synthesis (HLS) technique to generate a coprocessor in the form of Intellectual Property (IP) specific to the convolution layer. This is a layer responsible for about 63 % of the total running time of CNN software used as a test case. The results presented that, in the generated architecture, the convolution was executed 15.2 times faster than the convolution implemented in software.
URI: http://www.repositorio.ufc.br/handle/riufc/55720
metadata.dc.type: TCC
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